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自上而下直到物理实现的DSP设计流程 |
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速度的需要
现在，对电子系统的性能要求已经超过了通用DSP处理器的能力。图1显示了由宽带网络市场驱动的对DSP算法的性能需求与通用DSP处理器性能的差异。可以看出通用DSP的性能容量与新的宽带通信技术的需求之间的差距正以指数速率扩大。
传统上DSP开发者可以获得的改变通用DSP处理器性能的唯一方法就是将DSP算法注入到ASIC中，以达到加速硬件的目的。然而这种ASIC的解决方法实现起来非常困难，而且在ASIC上实现DSP算法是以牺牲可重编程的灵活性为代价的，同时还需要大量的非重复设计费用、漫长的原型初始化，以及购买大量昂贵的集成电路设计工具等。
随着先进的FPGA架构如Xilinx Virtex-II和Altera Stratix-II的引入，DSP设计者可以获得一种把通用DSP处理器的所有优点与ASIC的先进性能综合在一起的新型硬件。这些新型的FPGA架构可以优化DSP的实现，并能提供满足现今电子系统所必需的处理能力。
FPGA的优越性表现在它能允许DSP设计者做到“使结构适应算法”，设计者能够根据实现系统性能的需要最大限度地使用FPGA内部的并行资源。而在通用DSP处理器中资源是固定的，因为每个处理器只包含一些数量有限的类似乘法器一样的基本运算功能，设计者必须做到“使算法适应结构”，因而无法达到在FPGA中能够获得的性能。
半导体工业的亮点
图2显示了整个DSP市场和片内算法市场（由FPGA、结构化ASIC和ASIC几部分组成）的年收入预测。其中，DSP片内算法市场今后三年内将以高于42%的年增长率增长，是整个半导体领域增长最快的部分。
现在DSP的设计团队所面临的挑战和二十世纪九十年代ASIC的设计者所面临的类似—DSP开发组如何用目标FPGA的设计方法代替通用DSP;如何去开发所需要的新的设计技巧；如何完善公司的设计流程；怎样才能提出新的DSP算法的实现方法，同时又不危及当前产品的开发计划。或许更重要的是，管理者怎样才能够使灾难性结果发生的可能性降低到最小。
AccelChip公司认为DSP的未来取决于新型设计方法的采用，而这种方法必须能使公司满足DSP市场对缅甸果敢赌场上市时间、成本的苛刻要求。和ASIC、FPGA的产生一样，对DSP变革的方式就是采用真正的、自上而下的设计流程。
传统自上而下的设计流程
传统上，DSP设计被分为两种类型的工作：系统/算法的开发和软/硬件的实现。这两类工作是由完全不同的两组工程师完成，通常这两个组在各自的接口之间被相对分开。算法开发者在不考虑系统的结构或软/硬件实现细节的情况下使用数学分析工具来创建、分析和提炼所需要的DSP算法；系统设计者则主要考虑功能的定义和结构的设计，并保持与产品说明及接口标准相一致。软/硬件设计组采用系统工程师和算法开发人员所建立的规范进而完成DSP设计的物理实现。
一般来讲，细则规范可划分成很多小的模块，每个小模块分配给各个成员，他们必须首先理解属于自己的模块的功能。
如果DSP算法的目标是FPGA、结构化ASIC或SoC，那么首要任务就是用Verilog或VHDL等硬件描述语言来建立一个RTL模型。这就需要实现工程师了解通信理论和信号处理以便明白系统工程师提出的细则规范。建立一个RTL模型和仿真测试平台常常需要花费一至两个月的时间，这主要是因为需要人工验证RTL文件和MATLAB模型的准确匹配。RTL模型仿真环境一经建立，实现工程师就要同系统工程师和算法开发人员进行交流，共同分析DSP系统硬件实现的性能、范围和功能。
由于系统工程师在算法开发阶段无法看到物理层设计，因此通常会需要修改原来的算法和系统结构、更新文字性规范、修改RTL模型和测试平台以及重新仿真，这些过程往往需要连续进行多次，直到DSP系统的性能要求能够由硬件实现为止。接着，实现工程师使用逻辑综合执行一种标准的FPGA/ASIC自上而下的设计流程，从而将RTL模型映射到门级网表，并且使用物理设计工具在给定的FPGA/ASIC器件中设置布局网表。图3给出了基本的片内DSP算法的设计流程，主要由算法开发和硬件实现两个相对分开的部分组成。
如上所述，只有花费很长的时间人工建立基于文字规范的RTL模型，才能避免因两个设计域（design domains）之间缺乏联系而造成设计开发进程的延迟，然而对这一设计工程更大的担心是DSP算法的物理设计是基于硬件工程师对文字规范主观的理解。
硬件工程师中缺乏DSP专家，因此常常会因为对要求功能的曲解而造成灾难性的后果。随着DSP复杂度的增加，在人工建立RTL模型的过程中，产生错误已司空见惯。由于相同的错误被写入仿真测试平台中，因此仿真中即便出现多次错误也无法被捕捉到，只有到了原型设计阶段，硬件设计错误才会被发现
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